J4 ›› 2008, Vol. 30 ›› Issue (1): 123-124.
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李勇 阮坚 戴葵 王志英
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摘要：
本文采用基于宏单元的异步集成电路设计流程，实现了可用于ASIP的4段流水32位异步加法单元，并实现了其同步版本作为对比。通过仿真分析，异步加法单元性能与同步加法单元相近，在功耗方面则具有相当大的优势。
关键词: 异步加法单元 功耗 性能 设计流程
Abstract:
An asynchronous integrated circuit design flow based on macro cells is described. Using this design flow, a 32-bit 4-sector pipelined asynchronous adder in ASIPs is designed. Compared with the synchronous version, the asynchronous adder has the similar performance and the advantage of power consumption.
Key words: asynchronous adder, power consumption, performance, design flow
李勇 阮坚 戴葵 王志英. 32位异步加法单元的设计与实现[J]. J4, 2008, 30(1): 123-124.
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