32位无符号并行乘法器的设计与实现

doi:10.3969/j.issn.1007130X.2010.

J4 ›› 2010, Vol. 32 ›› Issue (4): 122-124.doi: 10.3969/j.issn.1007130X.2010.

32位无符号并行乘法器的设计与实现

胡小龙，颜煦阳

（中南大学信息科学与工程学院,湖南长沙 410075）

收稿日期:2008-11-21 修回日期:2009-02-08 出版日期:2010-03-28 发布日期:2010-03-28
通讯作者: 胡小龙 E-mail:huxl_csu@126.com
作者简介:胡小龙（1969），男，湖南常德人，博士，副教授，研究方向为嵌入式系统和计算机应用；颜煦阳，硕士生，研究方向为嵌入式系统和计算机体系结构。

Design and Implementation of a 32Bit Unsigned Parallel Multiplier

HU Xiaolong,YAN Xuyang

(School of Information Science and Engineering,Central South University,Changsha 410075,China)

Received:2008-11-21 Revised:2009-02-08 Online:2010-03-28 Published:2010-03-28
Contact: HU Xiaolong E-mail:huxl_csu@126.com

摘要/Abstract

摘要： 在基4的Booth算法得到部分积的基础上，采用了优化后的4:2压缩器的Wallace树对部分积求和,最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快，且延时小。用Verilog进行了功能描述，并用ISE9.2对其进行了综合。

关键词: 并行乘法器, Booth算法, 4:2压缩器, Wallace树

Abstract: ased on the traditional Booth 4 algorithm,we adopt the Wallace tree of a balanced 4:2 compressor to compute the sum of partial products and finally use CPA to get the final sum. It is shown that this scheme has a higher speed and a small delay than the traditional CSA array multiplier.The circuit is described using the Verilog HDL language and is synthesized by ISE9.2.

Key words: parallel multiplier;Booth algorithm;4:2 compressor;Wallace tree

中图分类号:

TP332.2+2

胡小龙，颜煦阳. 32位无符号并行乘法器的设计与实现[J]. J4, 2010, 32(4): 122-124.

HU Xiaolong,YAN Xuyang. Design and Implementation of a 32Bit Unsigned Parallel Multiplier[J]. J4, 2010, 32(4): 122-124.

32位无符号并行乘法器的设计与实现

Design and Implementation of a 32Bit Unsigned Parallel Multiplier

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