基于ECC校验码的存储器可扩展自修复算法设计

计算机工程与科学

基于ECC校验码的存储器可扩展自修复算法设计

任秀江1，谢向辉2，施晶晶1

（1.江南计算技术研究所,江苏无锡 214083;2.数学工程与先进计算国家重点实验室，江苏无锡 214125）

收稿日期:2016-09-06 修回日期:2016-11-03 出版日期:2017-02-25 发布日期:2017-02-25

A scalable memorybuiltinselfrepair

algorithm based on ECC check code

REN Xiujiang1,XIE Xianghui2,SHI Jingjing1

（1.Jiangnan Institute of Computing Technology,Wuxi 214083;

2.State Key Laboratory of Mathematical Engineering and Advanced Computing,Wuxi 214125,China）

Received:2016-09-06 Revised:2016-11-03 Online:2017-02-25 Published:2017-02-25

摘要/Abstract

摘要：

随着微电子工艺的不断进步，SoC芯片设计中SRAM所占面积越来越大，SRAM的缺陷率成为影响芯片成品率的重要因素。提出了一种可扩展的存储器自修复算法（SMBISR），在对冗余的SRAM进行修复时，可扩展利用存储器访问通路中校验码的纠错能力，在不改变SRAM结构的前提下能够进一步提高存储器的容错能力，进而提高芯片成品率。最后对该算法进行了RTL设计实现。后端设计评估表明，该算法能够工作在1 GHz频率，面积开销仅增加1.5%。

关键词: MBSIR, MBIST, ECC

Abstract:

With the continuous progress of microelectronic technology, the static random access memory （SRAM） occupies the majority area of modern systemsonachip (SoC), so the defect rate of the SRAM has become an important factor affecting the yield of chips. We propose a scalable memorybuiltinselfrepair algorithm（SMBISR）based on error checking and correcting (ECC) check code. With the same redundant SRAM structure, the correcting capability of the ECC code can enhance the faulttolerant capability, thus increasing the rate of finished product of chips effectively without increasing test time. We implement the algorithm on the RTL, and the evaluation of the backend design shows that its working frequency can reach 1GHz while the area overhead is only 1.5%.

Key words: MBSIR, MBIST, ECC

任秀江1，谢向辉2，施晶晶1. 基于ECC校验码的存储器可扩展自修复算法设计[J]. 计算机工程与科学.

REN Xiujiang1,XIE Xianghui2,SHI Jingjing1.

A scalable memorybuiltinselfrepair

algorithm based on ECC check code

[J]. Computer Engineering & Science.

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