基于FPGA的HS400模式eMMC控制器设计与实现

计算机工程与科学

基于FPGA的HS400模式eMMC控制器设计与实现

张煜1,2，陈微1，吴利舟1,2，肖侬1,2

（1.国防科技大学计算机学院，湖南长沙 410073；

2.国防科技大学高性能国家重点实验室，湖南长沙 410073）

收稿日期:2017-01-10 修回日期:2017-03-30 出版日期:2018-06-25 发布日期:2018-06-25
基金资助:
国家自然科学基金（61433019，61232003）

Design and implement of an eMMC

controller in HS400 mode based on FPGA

ZHANG Yu1,2,CHEN Wei1,WU Lizhou1,2,XIAO Nong1,2

(1.College of Computer,National University of Defense Technology,Changsha 410073;

2.State Key Laboratory of High Performance Computing,National University of Defense Technology,Changsha 410073,China)

Received:2017-01-10 Revised:2017-03-30 Online:2018-06-25 Published:2018-06-25

摘要/Abstract

摘要：

介绍了eMMC及其在HS400高速数据传输模式下的工作原理，提出了一种eMMC控制器的设计方案。实现了200 MHz工作频率下，使用DDR传输模式进行数据传输的eMMC控制器，并通过CRC校验模块实现对传输数据的CRC校验，增强了系统的可靠性。实验平台采用母板/子板总体架构，在Xilinx Zynq7000 FPGA开发板Zedboard上实现eMMC控制器，通过FMC接口与eMMC芯片子板进行通信传输。仿真及板级测试表明， HS400模式下数据读写
的传输速率最高可达400 MB/s，能够在实际的eMMC开发中有效提高eMMC设备的访问性能。

关键词: eMMC, HS400模式, 控制器, FPGA

Abstract:

We introduce the working principle of eMMC chip and its HS400 high speed data transmission mode, the design scheme of an eMMC controller, and the result of hardware verification. An eMMC controller that uses the DDR transmission mode for data transmission is implemented at a working frequency of 200 MHz, and the CRC verification module is employed to achieve the transmission data CRC checksum to enhance system reliability. The experimental platform adopts the motherboard/subboard architecture, and the eMMC controller is ultimately implemented on the Xilinx Zynq7000 FPGA Zedboard development board to realize communication through the FMC interface and eMMC chip board. Simulation and boardlevel tests show that data read and write operations in the HS400 mode can achieve a data transfer rate of up to 400 MB/s, which can effectively improve the access performance of the device during the actual eMMC development.

Key words: eMMC, HS400 mode, controller, FPGA

张煜1,2，陈微1，吴利舟1,2，肖侬1,2. 基于FPGA的HS400模式eMMC控制器设计与实现[J]. 计算机工程与科学.

ZHANG Yu1,2,CHEN Wei1,WU Lizhou1,2,XIAO Nong1,2.

Design and implement of an eMMC

controller in HS400 mode based on FPGA

[J]. Computer Engineering & Science.

[1]	张伟伟, 陈虎. 用于低间隔加速部件控制的多线程无中断RISC-V处理器[J]. 计算机工程与科学, 2025, 47(5): 787-796.
[2]	李珍琪, 王强, 齐星云, 赖明澈, 赵言亢, 陆亿行, 黎渊. 轻量化卷积神经网络硬件加速设计及FPGA实现[J]. 计算机工程与科学, 2025, 47(4): 582-591.
[3]	贾春波, 陈光, 姚信安, 李宝峰. 基于国产元器件的大功率多相供电技术研究[J]. 计算机工程与科学, 2025, 47(4): 592-600.
[4]	申锦尚, 张庆顺, 宋铁锐. 基于FPGA的高速AES实现与列混合改进[J]. 计算机工程与科学, 2025, 47(4): 612-620.
[5]	闫少辉, 姜嘉伟, 崔宇. 基于三维混沌系统的图像加密及FPGA实现[J]. 计算机工程与科学, 2025, 47(4): 686-694.
[6]	王鹏, 张嘉诚, 范毓洋, . 适应于硬件部署的神经网络剪枝量化算法[J]. 计算机工程与科学, 2024, 46(9): 1547-1553.
[7]	马柯帆, 李宝峰, 周悦锦, 武园园, 余永兰, 多瑞华. 基于ZYNQ 芯片的基板管理控制器设计与实现[J]. 计算机工程与科学, 2024, 46(2): 217-223.
[8]	赵祉乔, 周理, 荀长庆, 潘国腾, 铁俊波, 王伟征 . 软硬件混合的高效CHI协议分析[J]. 计算机工程与科学, 2024, 46(2): 224-231.
[9]	王冰彬, 唐震洲 . 一种结合遗传算法和聚类的软件定义网络控制器优化部署机制[J]. 计算机工程与科学, 2024, 46(11): 1971-1978.
[10]	秦文强, 吴仲城, 张俊, 李芳, . 基于异构平台的卷积神经网络加速系统设计[J]. 计算机工程与科学, 2024, 46(1): 12-20.
[11]	王玉雷, 谢凯亮, 陈思贇, 胡杰, 常胜. 卷积神经网络硬件加速的通用性设计[J]. 计算机工程与科学, 2023, 45(4): 577-581.
[12]	张珂, 李涛, 邢立冬. 基于OpenVX并行处理器的微程序控制[J]. 计算机工程与科学, 2022, 44(3): 403-410.
[13]	陆松, 蒋句平, 任会峰. 基于FPGA快速实现定制化RISC-V处理器[J]. 计算机工程与科学, 2022, 44(10): 1747-1752.
[14]	张小俊, 刘昊学. 轮式移动机器人轨迹跟踪控制研究[J]. 计算机工程与科学, 2022, 44(10): 1804-1811.
[15]	赵小强, 姜晶菲, 许金伟, 窦勇. 基于FPGA的卷积神经网络加速器动态余数处理映射模型[J]. 计算机工程与科学, 2021, 43(9): 1521-1528.