一种快速SIMD浮点乘加器的设计与实现

J4 ›› 2012, Vol. 34 ›› Issue (1): 69-73.

一种快速SIMD浮点乘加器的设计与实现

吴铁彬,刘衡竹,杨惠,张剑锋,侯申

（国防科学技术大学计算机学院,湖南长沙 410073）

收稿日期:2011-05-20 修回日期:2011-10-26 出版日期:2012-01-25 发布日期:2012-01-25
基金资助:
核高基重大专项(2009ZX01034001006)

Design and Implementation of a Fast SIMD FloatingPoint Fused MultiplyAdd Unit

WU Tiebin,LIU Hengzhu,YANG Hui,ZHANG Jianfeng,HOU Shen

（School of Computer Science,National University of Defense Technology,Changsha 410073,China）

Received:2011-05-20 Revised:2011-10-26 Online:2012-01-25 Published:2012-01-25

摘要/Abstract

摘要：

本文设计和实现了5级全流水SIMD浮点乘加器，支持双精度和双单精度浮点乘法、乘累加（减）操作，用Modelsim和NC Verilog测试和验证了RTL代码实现，基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现，运行频率可达714.286MHz。结果表明，相比文献［3］中经典的低延迟乘加结构，在相同综合条件下性能提升了17.89%，面积增加了6.61%，功耗降低了25.08%。

关键词: 浮点乘法, 浮点乘累加, SIMD, 双单精度

Abstract:

A new 5-stage pipelined architecture of floatingpoint fused multiplyadd (FMAC) unit is proposed and implemented. In this architecture, double precision or doublesingle precision floatingpoint multiply,multiplyadd and multiplysubtract operations are supported. The unit is implemented to RTL Code, and simulated and verified in Modelsim and NC Verilog. Further more, it is synthesized in the 65nm CMOS technology by Design Complier of Synopsys, and the frequency reaches 714.286MHz.In addition, compared with the conventional lowdelay FMAC of paper ［3］ in the same environment, apart from 6.61 percent of area which could be acceptable is increased, 17.89 percent of delay and 25.08 percent of power is reduced.

Key words: floatingpoint multiply;floatingpoint fused multiplyadd (FMAC);SIMD;doublesingle precision floatingpoint

吴铁彬,刘衡竹,杨惠,张剑锋,侯申. 一种快速SIMD浮点乘加器的设计与实现[J]. J4, 2012, 34(1): 69-73.

WU Tiebin,LIU Hengzhu,YANG Hui,ZHANG Jianfeng,HOU Shen. Design and Implementation of a Fast SIMD FloatingPoint Fused MultiplyAdd Unit[J]. J4, 2012, 34(1): 69-73.

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