DDR4并行互连传输串扰特性仿真与分析

计算机工程与科学

DDR4并行互连传输串扰特性仿真与分析

李川，王彦辉，郑浩

（江南计算技术研究所,江苏无锡 214083）

收稿日期:2018-10-10 修回日期:2019-03-04 出版日期:2019-04-25 发布日期:2019-04-25
基金资助:
国家重点研发计划（2016YFB0200501）

Crosstalk simulation and analysis of

DDR4 parallel interconnection

LI Chuan，WANG Yanhui，ZHENG Hao

（Jiangnan Institute of Computing Technology,Wuxi 214083,China）

Received:2018-10-10 Revised:2019-03-04 Online:2019-04-25 Published:2019-04-25

摘要/Abstract

摘要：

为满足高带宽存储应用需求，访存速率和互连密度越来越高。DDR4作为主存领域应用广泛且速率较快的并行存储互连技术，上升/下降沿时间或低至百ps量级，信号间串扰不容忽视。以某DDR4驱动模型和板级嵌入式应用为研究对象，建立多线打扰模型，从时域角度仿真分析布线间距、打扰源相位、数据速率、耦合传输线长对带状线传输串扰的影响。结果显示：5倍介质厚度布线间距条件下串扰接近于0 mV，不同相位关系打扰源形成的总串扰具有成倍双向差异。对于特定访存速率，耦合传输线长度与串扰极值存在周期性对应关系，据此合理设计DDR数据组线长，可以有效规避串扰极大值。

关键词: DDR4, 近端串扰, 远端串扰, 时域分析, 信号完整性

Abstract:

Due to everincreasing demand for memory bandwidth, memory access rate and interconnect density become higher and higher. DDR4, as a very popular and fast parallel interconnect technology in main memory, features 100ps level of signal rise/fall time, which brings noticeable crosstalk issue between signals. Thus we design a trilinear disturbance model based on a certain DDR driver model and its board-level embedded application, and respectively simulate the effect of four factors on striline transmission crosstalk from the time domain angle, including line space, disturbing source phase, date rate, and coupling transmission line length. The results show that the crosstalk is close to 0 mV when the line pace reaches 5 times of dielectric thickness and different disturbing source phases cause double two-dimensional difference in total crosstalk. For a certain data rate, a periodic relationship between coupling transmission line length and extreme value of crosstalk is revealed. Utilizing this relationship to design reasonable line length for DDR data groups, crosstalk maximum value is avoidable.

Key words:

Key words: DDR4, near-end crosstalk, farend crosstalk, time domain analysis, signal integrity

李川，王彦辉，郑浩. DDR4并行互连传输串扰特性仿真与分析[J]. 计算机工程与科学.

LI Chuan，WANG Yanhui，ZHENG Hao.

Crosstalk simulation and analysis of

DDR4 parallel interconnection

[J]. Computer Engineering & Science.

[1]	陈天宇, 李川, 王彦辉. 面向广义Chiplet的高速BGA与PCB传输结构设计[J]. 计算机工程与科学, 2024, 46(06): 976-983.
[2]	贡维, 李岩, 许泗强, 齐红玉. 电源开关噪声耦合干扰高速信号的分析及优化方法研究[J]. 计算机工程与科学, 2023, 45(10): 1763-1769.
[3]	李宝峰, 黎铁军, 刘勇辉, 马柯帆, 罗煜峰, 姚信安. 56 Gbps高速信号传输系统仿真验证设计[J]. 计算机工程与科学, 2023, 45(02): 228-236.
[4]	李川, 郑浩, 王彦辉. 硅转接层高带宽存储互连通道信号完整性设计及仿真[J]. 计算机工程与科学, 2022, 44(02): 199-206.
[5]	李作骏1,2，陈明宇1,2，秦晓宁3. 一种支持DDR4的软硬件结合的访存踪迹收集分析工具集[J]. 计算机工程与科学, 2019, 41(06): 973-980.
[6]	胡军，李晋文，曹跃胜，杨安毅，张伟. 差分对内偏斜对25 Gbps背板信号完整性的影响分析[J]. J4, 2014, 36(12): 2280-2285.
[7]	孙岩,黎铁军,艾明哲,胡军,曹跃胜. 基于仿真的14Gbps高速通道设计与优化[J]. J4, 2014, 36(08): 1455-1461.
[8]	黎铁军，孙岩，邹京，张秀峰. FT1500处理器中仿真驱动的DDR3封装设计[J]. J4, 2014, 36(04): 579-583.
[9]	刘超，林基明. 多用户VDSL2系统远端串扰抵消算法[J]. J4, 2014, 36(04): 627-633.
[10]	曹跃胜胡军刘烨铭. 高速SERDES的多板传输技术与SI仿真[J]. J4, 2008, 30(8): 139-143.
[11]	张葱仔冯丹覃灵军余红梅. 对象存储控制器的硬件设计与仿真[J]. J4, 2006, 28(12): 93-95.
[12]	马剑武陈书明孙永节. 深亚微米集成电路设计中串扰分析与解决方法[J]. J4, 2005, 27(4): 102-104.