基于FPGA的AES核设计

J4 ›› 2013, Vol. 35 ›› Issue (3): 80-84.

基于FPGA的AES核设计

韩津生1,林家骏1,周文锦2, 叶建武3

(1.华东理工大学信息科学与工程学院,上海 200237；2.天津市政府国际经济研究室，天津 300041；
3.东方通信股份有限公司，浙江杭州 310053)

收稿日期:2011-10-18 修回日期:2012-02-15 出版日期:2013-03-25 发布日期:2013-03-25
基金资助:
国家自然科学基金资助项目（60903186）

Design of AES Core Based on FPGA

HAN Jinsheng1,LIN Jiajun1,ZHOU Wenjin2,YE Jianwu3

(1.School of Information Science and Engineering,
East China University of Science and Technology,Shanghai 200237;
2.International Economic Research,Tianjin Municipal Government,Tianjin 300041;
3.Eastern Communications Company Limited,Hangzhou 310053,China)

Received:2011-10-18 Revised:2012-02-15 Online:2013-03-25 Published:2013-03-25

摘要/Abstract

摘要：

AES在安全性、高性能、高效率、易用性和灵活性等方面都具有显著的优点，随着业界对计算性能要求的不断提高，在FPGA上实现AES加解密硬核的研究得到了越来越多的关注。在深入分析AES算法的基础上，提出了基于FPGA的AES全流水硬件核设计模型。模型中改进了ae数据块和轮运算的硬件设计结构，有效地提高了AES硬核的计算性能。在Altera公司EP4CE40F23C6 FPGA上的硬件实现结果显示，该AES硬核的硬件资源消耗为6 413个LE和80个M9K，工作频率为310MHz，计算吞吐率为9.92Gbps，获得了非常好的计算加速效果。

关键词: AES, 全流水线, 计算加速, FPGA

Abstract:

AES has its remarkable advantages in security, high performance, high efficiency, ease of use, flexibility, etc. As the demand of computation performance increases, researches on AES's FPGA implementation are paid more attention to. Based on the analysis of AES algorithm, a FPGA based fully pipelined AES model is proposed. In this model, the structure of the ae data block and wheel computation are modified in order to improve the performance of the AES hardcore. The implementation results on Altera EP4CE40F23C6 FPGA show that the proposed AES hardcore can run at 310 MHz with the computation throughput of 9.92 Gbps at the cost of 6413 LE and 80 M9K.

Key words: AES;fully pipeline;computing acceleration;FPGA

韩津生1,林家骏1,周文锦2, 叶建武3. 基于FPGA的AES核设计[J]. J4, 2013, 35(3): 80-84.

HAN Jinsheng1,LIN Jiajun1,ZHOU Wenjin2,YE Jianwu3. Design of AES Core Based on FPGA [J]. J4, 2013, 35(3): 80-84.

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